Tinatalakay ng artikulong ito ang mga pangunahing isyu na nauugnay sa prinsipyo ng pagpapatakbo ng mga ADC ng iba't ibang uri. Kasabay nito, ang ilang mahahalagang teoretikal na kalkulasyon tungkol sa matematikal na paglalarawan ng analog-to-digital na conversion ay nanatili sa labas ng saklaw ng artikulo, ngunit ang mga link ay ibinigay kung saan ang interesadong mambabasa ay makakahanap ng mas malalim na pagsasaalang-alang sa mga teoretikal na aspeto ng operasyon ng ADC . Kaya, ang artikulo ay mas nababahala sa pag-unawa sa mga pangkalahatang prinsipyo ng operasyon ng ADC kaysa sa isang teoretikal na pagsusuri ng kanilang trabaho.

Panimula

Bilang panimulang punto, tukuyin natin ang analog-to-digital na conversion. Ang analog-to-digital na conversion ay ang proseso ng pag-convert ng input na pisikal na dami sa numerical na representasyon nito. Ang analog-to-digital converter ay isang device na nagsasagawa ng conversion na ito. Sa pormal, ang input value ng ADC ay maaaring maging anumang pisikal na dami - boltahe, kasalukuyang, paglaban, kapasidad, rate ng pag-uulit ng pulso, anggulo ng pag-ikot ng baras, atbp. Gayunpaman, para sa kapakanan ng katiyakan, sa mga sumusunod, sa ilalim ng ADC, ang ibig nating sabihin ay eksklusibong mga nagko-convert ng boltahe sa code.

Ang konsepto ng analog-to-digital na conversion ay malapit na nauugnay sa konsepto ng pagsukat. Ang pagsukat ay tumutukoy sa proseso ng paghahambing ng sinusukat na halaga sa isang tiyak na pamantayan; sa panahon ng analog-to-digital na conversion, ang halaga ng input ay inihambing sa isang tiyak na halaga ng sanggunian (bilang panuntunan, na may reference na boltahe). Kaya, ang conversion ng A / D ay maaaring tingnan bilang isang pagsukat ng halaga ng isang input signal, at lahat ng mga konsepto ng metrological tulad ng mga error sa pagsukat ay naaangkop dito.

Pangunahing katangian ng ADC

Ang ADC ay may maraming mga katangian, kung saan ang mga pangunahing ay ang dalas ng conversion at bit depth. Ang rate ng conversion ay karaniwang ipinahayag sa mga sample per second (SPS), at ang bit depth ay nasa bits. Ang mga modernong ADC ay maaaring hanggang sa 24 bits ang lapad at may rate ng conversion hanggang sa GSPS units (hindi sabay-sabay, siyempre). Kung mas mataas ang bilis at bit depth, mas mahirap makuha ang mga kinakailangang katangian, mas mahal at mas kumplikado ang converter. Ang bilis ng conversion at bit depth ay nauugnay sa isa't isa sa isang partikular na paraan, at maaari nating pataasin ang epektibong conversion bit depth sa pamamagitan ng pagsasakripisyo ng bilis.

Mga uri ng ADC

Mayroong maraming mga uri ng mga ADC, gayunpaman, para sa mga layunin ng artikulong ito, lilimitahan namin ang aming sarili sa pagsasaalang-alang lamang sa mga sumusunod na uri:

• ADC parallel conversion (direktang conversion, flash ADC)
• Successive Approximation ADC (SAR ADC)
• delta sigma ADC (charge balanced ADC)

Mayroon ding iba pang mga uri ng ADC, kabilang ang mga pipelined at pinagsamang uri, na binubuo ng ilang ADC na may (sa pangkalahatan) iba't ibang mga arkitektura. Gayunpaman, ang mga arkitektura ng ADC sa itaas ay ang pinakanagpapahiwatig dahil sa katotohanan na ang bawat arkitektura ay sumasakop sa isang tiyak na angkop na lugar sa pangkalahatang hanay ng bit rate.

Ang mga ADC ng direktang (parallel) na conversion ay may pinakamataas na bilis at pinakamababang bit depth. Halimbawa, ang TLC5540 parallel conversion na ADC mula sa Texas Instruments ay may bilis na 40MSPS na may kaunting lapad na 8 bits lang. Ang mga ADC ng ganitong uri ay maaaring magkaroon ng mga rate ng conversion hanggang 1 GSPS. Mapapansin dito na ang mga pipelined ADC ay may mas mahusay na pagganap, ngunit ang mga ito ay kumbinasyon ng ilang mga ADC na may mas mababang pagganap at ang kanilang pagsasaalang-alang ay lampas sa saklaw ng artikulong ito.

Ang gitnang angkop na lugar sa hilera ng bit-rate ay inookupahan ng sunud-sunod na pagtatantya ng mga ADC. Ang mga karaniwang halaga ay 12-18 bits sa rate ng conversion na 100KSPS-1MSPS.

Ang pinakadakilang katumpakan ay nakakamit ng sigma-delta ADCs na may kapasidad na hanggang 24 bits inclusive at isang bilis mula sa SPS units hanggang KSPS units.

Ang isa pang uri ng ADC na natagpuang gamit sa kamakailang nakaraan ay ang pagsasama-sama ng ADC. Ang pagsasama-sama ng mga ADC ay higit na napapalitan ng iba pang uri ng mga ADC, ngunit maaaring matagpuan sa mas lumang instrumentation.

Direktang conversion ng ADC

Ang mga direktang conversion na ADC ay naging laganap noong 1960s at 1970s, at ipinakilala sa mga integrated circuit noong 1980s. Madalas silang ginagamit sa mga "pipelined" na ADC (hindi sila isinasaalang-alang sa artikulong ito), at may kapasidad na 6-8 bits sa bilis na hanggang 1 GSPS.

Ang arkitektura ng direktang conversion na ADC ay ipinapakita sa Fig. 1

kanin. 1. Block diagram ng direktang conversion na ADC

Ang prinsipyo ng pagpapatakbo ng ADC ay napaka-simple: ang input signal ay pinapakain nang sabay-sabay sa lahat ng "plus" na input ng mga comparator, at isang bilang ng mga boltahe na nakuha mula sa reference na boltahe sa pamamagitan ng paghahati ng mga resistors R ay pinapakain sa "minus" na mga input Para sa circuit sa Fig. 1 ang row na ito ay magiging ganito: (1/16, 3/16, 5/16, 7/16, 9/16, 11/16, 13/16) Uref, kung saan ang Uref ay ang ADC reference voltage.

Hayaang mailapat ang boltahe na katumbas ng 1/2 Uref sa input ng ADC. Pagkatapos ay gagana ang unang 4 na comparator (kung bibilangin mo mula sa ibaba), at lalabas ang mga lohikal na unit sa kanilang mga output. Ang priyoridad na encoder ay bubuo ng binary code mula sa "column" ng mga iyon, na naayos ng output register.

Ngayon ang mga pakinabang at disadvantages ng naturang converter ay naging malinaw. Ang lahat ng mga comparator ay gumagana nang magkatulad, ang oras ng pagkaantala ng circuit ay katumbas ng oras ng pagkaantala sa isang comparator kasama ang oras ng pagkaantala sa encoder. Ang comparator at encoder ay maaaring gawin nang napakabilis, bilang isang resulta, ang buong circuit ay may napakataas na bilis.

Ngunit para makakuha ng N bits, 2 ^ N comparator ang kailangan (at ang pagiging kumplikado ng encoder ay lumalaki din bilang 2 ^ N). Ang diagram sa Fig. 1. naglalaman ng 8 comparator at may 3 bits, para makakuha ng 8 bits kailangan mo ng 256 comparator, para sa 10 bits - 1024 comparator, para sa isang 24-bit ADC na higit sa 16 milyon sa mga ito ay kakailanganin. taas.

Ang sunud-sunod na pagtatantya ng ADC

Sinusukat ng Successive Approximation Register (SAR) analog-to-digital converter ang magnitude ng isang input signal sa pamamagitan ng pagsasagawa ng sunud-sunod na "weightings", iyon ay, paghahambing ng magnitude ng input voltage sa isang bilang ng mga value na nabuo tulad ng sumusunod :

1. sa unang hakbang, ang isang halaga na katumbas ng 1 / 2Uref ay nakatakda sa output ng built-in na digital-to-analog converter (mula dito ay ipinapalagay namin na ang signal ay nasa hanay (0 - Uref).

2. kung ang signal ay mas malaki kaysa sa halagang ito, pagkatapos ito ay inihambing sa boltahe na nakahiga sa gitna ng natitirang agwat, ibig sabihin, sa kasong ito, 3 / 4Uref. Kung ang signal ay mas mababa sa itinakdang antas, ang susunod na paghahambing ay gagawin nang wala pang kalahati ng natitirang pagitan (ibig sabihin, sa antas na 1 / 4Uref).

3. Ang hakbang 2 ay inuulit ng N beses. Kaya, ang N paghahambing ("weightings") ay bumubuo ng N bits ng resulta.

kanin. 2. Block diagram ng sunud-sunod na approximation ADC.

Kaya, ang SAR ADC ay binubuo ng mga sumusunod na yunit:

1. Tagapaghambing. Inihahambing nito ang halaga ng input at ang kasalukuyang halaga ng boltahe na "timbang" (sa Fig. 2. minarkahan ng isang tatsulok).

2. Digital sa Analog Converter (DAC). Ito ay bumubuo ng isang "timbang" na halaga ng boltahe batay sa input digital code.

3. Register ng sunud-sunod na approximation (Successive Approximation Register, SAR). Ipinapatupad nito ang sunud-sunod na algorithm ng approximation, na bumubuo ng kasalukuyang halaga ng code na ibinigay sa input ng DAC. Ang lahat ng arkitektura ng ADC na ito ay ipinangalan dito.

4. Sample-hold scheme (Sample / Hold, S / H). Para sa pagpapatakbo ng ADC na ito, sa panimula ay mahalaga na ang input boltahe ay nananatiling pare-pareho sa buong ikot ng conversion. Gayunpaman, ang mga "totoong" signal ay may posibilidad na magbago sa paglipas ng panahon. Ang sample-and-hold na circuit ay "naaalala" ang kasalukuyang halaga ng analog signal, at pinapanatili itong hindi nagbabago sa buong operating cycle ng device.

Ang bentahe ng device ay ang medyo mataas na bilis ng conversion nito: ang oras ng conversion ng isang N-bit ADC ay N clock cycle. Ang katumpakan ng conversion ay nalilimitahan ng katumpakan ng panloob na DAC at maaaring 16-18 bits (ngayon ay 24-bit na SAR ADC, halimbawa, ang AD7766 at AD7767, ay nagsimulang lumitaw).

Delta Sigma ADC

Sa wakas, ang pinaka-kagiliw-giliw na uri ng ADC ay ang sigma-delta ADC, kung minsan ay tinutukoy sa panitikan bilang isang balanseng bayad na ADC. Ang block diagram ng isang sigma-delta ADC ay ipinapakita sa Fig. 3.

Larawan 3. Block diagram ng isang sigma-delta ADC.

Ang prinsipyo ng pagpapatakbo ng ADC na ito ay medyo mas kumplikado kaysa sa iba pang mga uri ng ADC. Ang kakanyahan nito ay ang boltahe ng input ay inihambing sa halaga ng boltahe na naipon ng integrator. Ang mga pulso ng positibo o negatibong polarity ay ibinibigay sa input ng integrator, depende sa resulta ng paghahambing. Kaya, ang ADC na ito ay isang simpleng sistema ng pagsubaybay: ang boltahe sa output ng integrator ay "sinusubaybayan" ang input boltahe (Larawan 4). Ang resulta ng circuit na ito ay isang stream ng mga zero at isa sa output ng comparator, na pagkatapos ay dumaan sa isang digital na low-pass na filter, na nagreresulta sa isang N-bit na resulta. LPF sa Fig. 3. Pinagsama sa isang "decimator", isang aparato na nagpapababa sa rate ng pag-uulit ng mga sample sa pamamagitan ng "pag-decima" sa mga ito.

kanin. 4. Sigma-delta ADC bilang isang sistema ng pagsubaybay

Para sa kapakanan ng kalubhaan ng pagtatanghal, dapat sabihin na sa Fig. Ang 3 ay isang block diagram ng isang unang order na sigma-delta ADC. Ang pangalawang-order na sigma-delta ADC ay may dalawang integrator at dalawang feedback loop, ngunit hindi sasaklawin dito. Maaaring sumangguni sa mga interesado sa paksang ito.

Sa fig. Ipinapakita ng 5 ang mga signal sa ADC sa zero level sa input (itaas) at sa level Vref / 2 (ibaba).

kanin. 5. Mga signal sa ADC sa iba't ibang antas ng signal sa input.

Ngayon, nang hindi nagsasaliksik sa kumplikadong pagsusuri sa matematika, subukan nating maunawaan kung bakit ang mga sigma-delta ADC ay may napakababang antas ng intrinsic na ingay.

Isaalang-alang ang block diagram ng sigma-delta modulator na ipinapakita sa Fig. 3, at kinakatawan ito sa form na ito (Larawan 6):

kanin. 6. Block diagram ng sigma-delta modulator

Dito kinakatawan ang comparator bilang isang adder na nagdaragdag ng tuluy-tuloy na nais na signal at ang ingay ng quantization.

Hayaang magkaroon ng transfer function ang integrator 1 / s. Pagkatapos, na kumakatawan sa kapaki-pakinabang na signal bilang X (s), ang output ng sigma-delta modulator bilang Y (s), at ang quantization noise bilang E (s), nakuha namin ang ADC transfer function:

Y (s) = X (s) / (s + 1) + E (s) s / (s + 1)

Iyon ay, sa katunayan, ang sigma-delta modulator ay isang low-pass na filter (1 / (s + 1)) para sa nais na signal, at isang high-pass na filter (s / (s + 1)) para sa ingay, pareho mga filter na may parehong cutoff frequency. Ang ingay na puro sa high-frequency na rehiyon ng spectrum ay madaling maalis ng digital low-pass filter, na matatagpuan pagkatapos ng modulator.

kanin. 7. Ang phenomenon ng "displacement" ng ingay sa high-frequency na bahagi ng spectrum

Gayunpaman, dapat itong maunawaan na ito ay isang lubos na pinasimple na paliwanag ng hindi pangkaraniwang bagay na bumubuo ng ingay sa isang sigma-delta ADC.

Kaya, ang pangunahing bentahe ng isang sigma-delta ADC ay mataas na katumpakan dahil sa napakababang intrinsic na ingay. Gayunpaman, upang makamit ang mataas na katumpakan, kinakailangan na ang cutoff frequency ng digital filter ay mas mababa hangga't maaari, maraming beses na mas mababa kaysa sa operating frequency ng sigma-delta modulator. Samakatuwid, ang mga sigma-delta ADC ay may mabagal na bilis ng conversion.

Magagamit ang mga ito sa audio engineering, ngunit pangunahing ginagamit sa automation ng industriya para sa pag-convert ng mga signal ng sensor, sa mga instrumento sa pagsukat, at sa iba pang mga application kung saan kinakailangan ang mataas na katumpakan. ngunit hindi nangangailangan ng mataas na bilis.

Medyo kasaysayan

Ang pinakamatandang sanggunian ng ADC sa kasaysayan ay marahil ang Paul M. Rainey na patent, "Facsimile Telegraph System," U.S. Patent 1,608,527, Inihain noong Hulyo 20, 1921, Inilabas noong Nobyembre 30, 1926. Ang device na inilalarawan sa patent ay talagang isang 5-bit na direktang conversion na ADC.

kanin. 8. Unang patent para sa ADC

kanin. 9. ADC direktang conversion (1975)

Ang device na ipinapakita sa figure ay isang MOD-4100 direct conversion ADC mula sa Computer Labs, 1975, na binuo batay sa mga discrete comparator. Mayroong 16 na comparator (matatagpuan ang mga ito sa kalahating bilog, upang mapantayan ang pagkaantala ng pagpapalaganap ng signal sa bawat comparator), samakatuwid, ang ADC ay may kapasidad na 4 bits lamang. Bilis ng conversion 100 MSPS, pagkonsumo ng kuryente 14 watts.

Ang sumusunod na figure ay nagpapakita ng advanced na bersyon ng direktang conversion na ADC.

kanin. 10. ADC direktang conversion (1970)

Ang 1970 VHS-630, na ginawa ng Computer Labs, ay mayroong 64 na comparator, mayroong 6 bits, 30MSPS, at nakakonsumo ng 100 watts (ang 1975 na bersyon ng VHS-675 ay mayroong 75 MSPS at 130 watts).

Panitikan

W. Kester. ADC Architectures I: Ang Flash Converter. Mga Analog na Device, MT-020 Tutorial.

Analog to digital converters (ADC) - ito ay isang aparato sa tulong kung saan ang proseso ng pag-convert ng input na pisikal na dami sa isang numerical na representasyon ay nagaganap. Ang dami ng input ay maaaring kasalukuyang, boltahe, paglaban, kapasidad.

Ang ADC ay malapit na nauugnay sa konsepto ng pagsukat, na nangangahulugang ang proseso ng paghahambing sa pamantayan ng sinusukat na halaga ng input. Iyon ay, ang analog-to-digital na conversion ay isinasaalang-alang bilang isang pagsukat ng halaga ng input signal at, nang naaayon, ang mga konsepto ng error sa pagsukat ay maaaring mailapat dito.

Ang ADC ay may ilang mga katangian, ang pangunahing kung saan ay ang bit width at conversion frequency. Ang lalim ng bit ay ipinahayag sa mga bit at ang rate ng conversion ay nasa mga bilang sa bawat segundo. Kung mas mataas ang bit depth at bilis, mas mahirap makuha ang mga kinakailangang katangian at mas kumplikado at mahal ang converter.

Ang prinsipyo ng ADC, komposisyon at mga block diagram ay higit na nakadepende sa paraan ng conversion.

Pag-uuri

Ang isang malaking bilang ng mga paraan ng conversion ng boltahe-to-code ay kasalukuyang kilala. Malaki ang pagkakaiba ng mga pamamaraang ito sa bawat isa sa potensyal na katumpakan, bilis ng conversion, at pagiging kumplikado ng pagpapatupad ng hardware. Sa fig. Ipinapakita ng 2 ang pag-uuri ng mga ADC ayon sa mga paraan ng conversion.

Kabilang sa mga uri ng analog-to-digital converter, ang pinakasikat ay:

1. ADC ng parallel conversion. Mayroon silang mababang bit depth at mataas na bilis. Ang prinsipyo ng operasyon ay nakasalalay sa pagtanggap ng isang input signal sa "plus" na mga input ng mga comparator, at isang bilang ng mga boltahe ay pinapakain sa mga "minus". Ang operasyon ng mga comparator ay isinasagawa nang magkatulad, ang oras ng pagkaantala ng circuit ay ang kabuuan ng oras ng pagkaantala sa isang comparator at ang oras ng pagkaantala sa encoder. Batay dito, ang encoder at comparator ay maaaring gawin nang mabilis at ang circuit ay makakatanggap ng mataas na pagganap.
2. ADC ng sunud-sunod na pagtatantya. Sinusukat nito ang magnitude ng isang input signal sa pamamagitan ng paggawa ng isang serye ng mga "weightings" o paghahambing sa pagitan ng input boltahe at isang bilang ng mga halaga. Ito ay nailalarawan sa pamamagitan ng mataas na bilis ng conversion at nalilimitahan ng katumpakan ng panloob na DAC.

3. ADC na may charge balancing. Ang prinsipyo ng operasyon ay upang ihambing ang input boltahe sa halaga ng boltahe na naipon ng integrator. Ang mga pulso ay pinapakain sa input ng integrator ng negatibo o positibong polarity, batay sa resulta ng paghahambing. Bilang resulta, ang output boltahe ay "sumusunod" sa input boltahe. Ito ay nailalarawan sa pamamagitan ng mataas na katumpakan at mababang ingay sa sarili.

Ginagamit ang analog-to-digital na conversion saanman kinakailangan upang makatanggap ng analog signal at iproseso ito nang digital.

• Ang ADC ay isang mahalagang bahagi ng digital voltmeter at multimeter.
• Ang mga espesyal na video ADC ay ginagamit sa mga computer TV tuner, video input card, at video camera upang i-digitize ang signal ng video. Ang mikropono at line audio input ng mga computer ay konektado sa audio-ADC.
• Ang mga ADC ay isang mahalagang bahagi ng mga sistema ng pagkuha ng data.
• Ang 8-12 bit na sunud-sunod na approximation ADC at 16-24 bit sigma-delta ADC ay binuo sa single-chip microcontrollers.
• Ang mga napakabilis na ADC ay kailangan sa mga digital oscilloscope (parallel at pipelined ADC ang ginagamit)
• Ang mga modernong balanse ay gumagamit ng mga ADC hanggang sa 24 bits, na direktang nagko-convert ng signal mula sa isang strain gauge sensor (sigma-delta-ADC).
• Ang mga ADC ay bahagi ng mga radio modem at iba pang mga radio data transmission device, kung saan ginagamit ang mga ito kasabay ng isang DSP processor bilang isang demodulator.
• Ang mga ultrafast ADC ay ginagamit sa base station antenna system (tinatawag na SMART antenna) at sa radar antenna arrays.

34. Digital-to-analog converter, layunin, istraktura, prinsipyo ng pagpapatakbo.

Digital-to-analog converter (DAC) - isang aparato para sa pag-convert ng isang digital (karaniwang binary) code sa isang analog signal (kasalukuyan, boltahe o singil). Ang mga D / A converter ay ang interface sa pagitan ng discrete digital world at analog signal.

Ang isang analog-to-digital converter (ADC) ay gumaganap ng kabaligtaran na operasyon.

Ang isang audio DAC ay karaniwang tumatanggap ng digital signal sa PCM bilang input. Ang gawain ng pag-convert ng iba't ibang mga naka-compress na format sa PCM ay pinangangasiwaan ng naaangkop na mga codec.

Inilapat ang DAC sa tuwing kailangan mong i-convert ang isang signal mula sa digital patungo sa analog, halimbawa, sa mga CD player (Audio CD).

ADC at DAC

Ang prinsipyo ng conversion ng analog-to-digital na impormasyon.

Sa karamihan ng mga kaso, ang signal na natanggap nang direkta mula sa pinagmumulan ng impormasyon ay lumalabas na ipinakita sa anyo ng isang boltahe o kasalukuyang patuloy na nag-iiba sa halaga (Larawan 10.69). Ito ay, sa partikular, ang likas na katangian ng electrical signal na naaayon sa telepono, telebisyon at iba pang mga uri ng komunikasyon. Upang magpadala ng mga naturang mensahe sa isang linya ng komunikasyon o upang iproseso ang mga ito (halimbawa, kapag nag-filter ng interference), dalawang anyo ang maaaring gamitin: analog o digital. Ang analog form ay nagbibigay para sa operasyon kasama ang lahat ng mga halaga ng signal, ang digital na form kasama ang mga indibidwal na halaga nito na ipinakita sa anyo ng mga kumbinasyon ng code.

Ang pag-convert ng mga signal mula sa analog patungo sa digital ay ginagawa sa isang device na tinatawag na analog-to-digital converter (ADC).

Sa isang signal converter mula sa analog hanggang digital form, ang mga sumusunod na proseso ay maaaring makilala: sampling, quantization, coding. Isaalang-alang natin ang kakanyahan ng mga prosesong ito. Sa kasong ito, para sa kapakanan ng katiyakan, sa kasunod na pagtatanghal, ipagpalagay namin na ang conversion sa digital form ay isinasagawa sa isang senyas na ipinakita sa anyo ng isang boltahe na nagbabago sa oras.

Pag-sample ng tuluy-tuloy na signal .

Ang proseso ng sampling ay binubuo sa katotohanan na mula sa isang tuloy-tuloy na signal ng oras, ang mga indibidwal na halaga nito ay pinili, na tumutugma sa mga sandali ng oras na sumusunod sa isang tiyak na agwat ng oras T (mga sandali sa Fig. 10.69). Ang interval T ay tinatawag na clock time interval, at ang mga oras kung saan kinuha ang mga sample ay tinatawag na clock times.

Dapat basahin ang mga discrete na halaga ng signal na may kaunting agwat ng orasan na T na posibleng muling buuin ang signal sa analog form na may kinakailangang katumpakan mula sa kanila.14.1.2. Quantization at coding. Ang kakanyahan ng mga operasyong ito ay ang mga sumusunod. Ang isang grid ng tinatawag na mga antas ng quantization ay nilikha (Larawan 10.70), na inilipat na may kaugnayan sa bawat isa sa pamamagitan ng isang halaga D, na tinatawag na hakbang ng quantization. Ang bawat antas ng quantization ay maaaring magtalaga ng sequential number (0, 1, 2, 3, atbp.). Dagdag pa, ang mga halaga ng orihinal na analog na boltahe na nakuha bilang resulta ng sampling ay pinapalitan ng mga antas ng quantization na pinakamalapit sa kanila. Kaya, sa diagram sa Fig. 10.70 ang halaga ng boltahe sa sandaling ito ay pinalitan ng pinakamalapit na antas ng quantization na may numero 3, sa sandali ng orasan ang halaga ng boltahe ay mas malapit sa antas 6 at pinalitan ng antas na ito, atbp.

Ang inilarawan na proseso ay tinatawag na quantization operation, ang kahulugan nito ay ang pag-round off ng mga analog na halaga ng boltahe na na-sample sa mga oras ng orasan. Tulad ng anumang rounding off, ang proseso ng quantization ay nagpapakilala ng mga error (mga error sa quantization) sa representasyon ng mga discrete na halaga ng boltahe, na lumilikha ng tinatawag na quantization noise. Ang mga ADC ay idinisenyo upang bawasan ang ingay ng quantization sa isang antas na nagbibigay pa rin ito ng kinakailangang katumpakan ng representasyon ng signal. Ang ingay ng quantization ay tatalakayin nang mas detalyado sa ibaba.

bigas 10.70

bigas 10.71

Ang susunod na operasyon na ginawa sa panahon ng analog-to-digital na conversion ng mga signal ay coding. Ang kahulugan nito ay ang mga sumusunod. Ang pag-ikot ng halaga ng boltahe, na isinasagawa sa panahon ng operasyon ng quantization, ay nagpapahintulot sa mga halagang ito na katawanin ng mga numero - ang mga numero ng kaukulang mga antas ng quantization. Para sa diagram na ipinapakita sa Fig. 10.70, isang pagkakasunud-sunod ng mga numero ay nabuo: 3, 6, 7, 4, 1, 2, atbp. Dagdag pa, ang pagkakasunud-sunod ng mga numero na nakuha sa ganitong paraan ay kinakatawan ng isang binary code.

Bumalik tayo sa distortion na nauugnay sa proseso ng quantization na tinatawag na quantization noise. Sa isang komunikasyon sa telepono, ang ingay ng quantization ay nakikita ng tainga ng tao sa anyo ng ingay na kasama ng pagsasalita.

Dahil sa proseso ng quantization ang halaga ng boltahe sa bawat sandali ng orasan ay bilugan sa pinakamalapit na antas ng quantization, ang error sa representasyon ng mga halaga ng boltahe ay nasa loob ng saklaw. .

Samakatuwid, mas malaki ang hakbang ng quantization, mas malaki ang error sa quantization. Ipagpalagay na sa loob ng tinukoy na mga limitasyon, ang anumang mga halaga ay pantay na posibleng mangyari, maaari kang makakuha ng isang expression para sa halaga ng rms ng error sa quantization.

bigas 10.72

bigas 10.73

Ang pagbawas sa ingay ng quantization ay makakamit lamang sa pamamagitan ng pagpapababa sa hakbang ng quantization. Dahil ang agwat sa pagitan ng mga katabing antas ng quantization, pagkatapos ay sa pagbaba, malinaw naman, ang bilang ng mga antas ng quantization sa isang naibigay na hanay ng mga halaga ng boltahe ay dapat tumaas. Hayaan - ang lapad ng hanay ng pagkakaiba-iba ng boltahe. Pagkatapos ang kinakailangang bilang ng mga antas ng quantum. Karaniwan at.

Kaya naman, makikita na ang pagbabawas ng ingay ng quantization sa pamamagitan ng pagbaba ay humahantong sa pagtaas ng bilang ng mga antas ng quantization N. Pinapataas nito ang bilang ng mga bit kapag ang mga numero ng mga antas ng quantization ay kinakatawan ng mga binary code.

Kapag nag-aayos ng komunikasyon sa telepono, ang mga numero ng mga antas ng quantization ay karaniwang ipinahayag sa pito hanggang walong-bit na mga binary na numero, at ang bilang ng mga antas ng quantization ay lumalabas na pantay.

Kasama ang mga error na isinasaalang-alang sa itaas - mga error sa quantization - sa panahon ng analog-to-digital na conversion, lumitaw ang mga error sa hardware, na nauugnay sa mga kamalian sa pagpapatakbo ng mga indibidwal na ADC unit. Ang mga error na ito ay ipapakita pa kapag isinasaalang-alang ang iba't ibang mga disenyo ng ADC circuit.

Mga digital-to-analog converter

Sa ibaba ay isasaalang-alang natin ang mga digital-to-analog converter (DAC), na binuo sa prinsipyo ng pagsusuma ng mga boltahe o mga alon na proporsyonal sa mga koepisyent ng timbang ng binary code.

DAC circuit na may kabuuan ng mga boltahe .

Ang isa sa mga circuit na ito na may kabuuan ng mga boltahe sa isang operational amplifier ay ipinapakita sa Fig. 10.71. Ang mga nag-trigger ay bumubuo ng isang rehistro kung saan inilalagay ang mga binary na numero, na nilayon upang ma-convert sa mga proporsyonal na halaga ng boltahe sa output. Ipagpalagay namin na ang boltahe sa output ng bawat isa sa mga nag-trigger ay maaaring tumagal ng isa sa dalawang posibleng mga halaga: E - sa estado 1 at 0 sa estado 0.

Ang mga boltahe mula sa mga output ng mga flip-flop ay ipinapadala sa output ng DAC sa pamamagitan ng isang operational amplifier na tumatakbo sa mode ng weighted summation ng mga boltahe (analog adder). Para sa bawat trigger, isang hiwalay na input ang ibinibigay sa adder na may partikular na ratio ng paglipat

Kaya, ang boltahe mula sa output ng n-bit trigger ay inililipat sa output ng amplifier na may transmission coefficient :; ang koepisyent na ito para sa (n-1) na numero: ; para sa (n-2) na numero: atbp.

Bigyang-pansin ang katotohanan na ang mga nadagdag ng amplifier mula sa mga indibidwal na input nito ay nasa parehong ratio ng mga weighting factor ng kaukulang mga bit ng binary number. Kaya, 2 beses [higit pa at ang weighting factor ng n-th na kategorya ay 2 beses na mas mataas kaysa sa weighting factor ng (n-1) th category. Dahil dito, ang mga boltahe na ipinadala sa output ng amplifier mula sa mga output ng mga nag-trigger ng mga indibidwal na bit, na nasa estado 1, ay proporsyonal sa mga koepisyent ng timbang ng mga bit.

Kung ang mga trigger ng ilang mga digit ay sabay-sabay sa estado 1, kung gayon ang boltahe sa output ng amplifier ay katumbas ng kabuuan ng mga boltahe na ipinadala sa output na ito mula sa mga indibidwal na pag-trigger. Hayaang ang mga digit ay ang magkahiwalay na mga digit ng isang binary na numero sa isang rehistro. Pagkatapos ay ang boltahe sa output ng amplifier

Narito ang N ay ang decimal na halaga ng binary number na ipinasok sa rehistro.

Mula sa huling expression, makikita na ang boltahe sa output ng DAC ay proporsyonal sa halaga ng numero sa rehistro.

Isaalang-alang ang gawain ng DAC sa kaso kapag ang isang binary counter ay binuo sa mga trigger. Kung maglalapat ka ng isang pagkakasunud-sunod ng mga pulso sa input ng counter na ito, pagkatapos ay sa pagdating ng bawat susunod na pulso, ang numero sa counter ay tataas ng isa at ang boltahe sa output ng DAC ay tataas ng isang hakbang na tumutugma sa yunit ng hindi bababa sa makabuluhang piraso ng counter. Ang laki ng ganitong hakbang ... Kaya, ang boltahe sa output ng DAC ay magkakaroon ng stepped na hugis, tulad ng ipinapakita sa Fig. 10.72. Matapos ang pagdating ng mga pulso, ang lahat ng mga numero ng counter ay naglalaman ng 1, ang maximum na boltahe ay nabuo sa output ng DAC

bigas 10.74

Sa isang malaking bilang ng mga discharges at ... Pagkatapos ang counter ay ire-reset sa zero sa susunod na pulso, at ang DAC output boltahe ay magiging zero din. Pagkatapos nito, ang counter ay nagsisimula sa pagbibilang ng mga pulso mula sa simula at isang hakbang na boltahe ay muling nabuo sa output ng DAC.

Ang kabuuang ganap na error ng converter ay dapat na mas mababa kaysa sa output boltahe na naaayon sa yunit ng hindi bababa sa makabuluhang bit ng input binary number:

bigas 10.75

bigas 10.76

Mula dito, maaari mong makuha ang kundisyon para sa kamag-anak na error:

Tinutukoy ng relasyong ito ang kaugnayan sa pagitan ng kamag-anak na error ng converter at ang bilang ng mga bit nito n. Kaya, para sa.

Mga disadvantages ng itinuturing na converter circuit:

• ang mga high-precision resistors na may iba't ibang resistensya ay ginagamit;
• mahirap tiyakin ang mataas na katumpakan ng output boltahe ng mga nag-trigger.

Ang mga kawalan na ito ay tinanggal sa DAC circuit na ipinapakita sa Fig. 10.73, na nagpapakita ng tatlong-digit na converter circuit. Hindi mahirap gumawa ng circuit na may anumang naibigay na bilang ng mga digit. Ang mga kakaiba ng circuit na ito, na tinatawag na circuit na may kabuuan ng mga boltahe sa attenuator ng paglaban, ay, una, ang mga resistor na may dalawang halaga lamang ng paglaban (R at 2R) ay ginagamit at, pangalawa, ang mga boltahe ng output ng mga nag-trigger hindi direktang lumahok sa pagbuo ng boltahe ng output DAC, ngunit ginagamit lamang upang kontrolin ang estado ng mga susi, iyon ay, ang mga nabanggit sa itaas na mga disbentaha ng nakaraang DAC circuit ay inalis (tingnan ang Fig. 10.71).

Tingnan natin ang pagpapatakbo ng naturang converter. Ang bawat discharge ay may dalawang susi, sa pamamagitan ng isa sa mga ito boltahe E ay ibinibigay sa attenuator ng paglaban, sa pamamagitan ng isa - zero boltahe.

Tukuyin natin ang mga boltahe na nagmumula sa output ng DAC mula sa mga yunit ng mga indibidwal na digit ng numerong inilagay sa rehistro. Hayaang maglagay ng numero sa rehistro. Ang trigger ay nasa estado 1, at sa ikatlong bit ang susi ay bukas, sa natitirang mga numero ang mga nag-trigger ay nasa estado 0, at ang mga susi at nakabukas (Larawan 10.74, a). Sa pamamagitan ng sunud-sunod na pagbabago, maaari kang makakuha ng isang circuit (Fig.10.74,<3), из которой следует, что напряжение в точке .

Kung naglagay ka ng isang numero sa rehistro, kung gayon ang attenuator ay maaaring katawanin ng circuit na ipinapakita sa Fig. 10.75, a. Sa pamamagitan ng pagbabago nito, maaari itong bawasan sa diagram na ipinapakita sa Fig. 10.75, sa. Ang boltahe na nagmumula sa puntong Ah ay may parehong [halaga tulad ng sa nakaraang circuit sa punto. Mula sa fig. 10.75 makikita na kapag ipinadala sa output ng converter, ang boltahe na ito ay nahahati sa dalawa at, sa gayon,.

Maaari itong ipakita na para sa isang numero, ang stress ay nasa isang punto. Kapag ang boltahe na ito ay inilipat sa isang punto at higit pa mula sa punto hanggang punto, ang boltahe ay nahahati sa dalawa sa bawat oras at .

Kaya, ang boltahe sa output, na naaayon sa mga yunit ng mga indibidwal na digit ng binary number sa rehistro, ay proporsyonal sa mga koepisyent ng timbang ng mga digit. Sa isang n-bit na rehistro, na tumutukoy sa mga digit ng mga bit ng binary na numero, nakukuha namin ang expression para sa boltahe sa output ng DAC:

Makikita mula sa expression na ang output boltahe ng DAC ay proporsyonal sa halaga ng numerong N na inilagay sa rehistro.

Ang mga error sa conversion ng hardware sa circuit na ito ay nauugnay sa mga paglihis ng mga resistensya ng mga resistors mula sa kanilang mga nominal na halaga, ang di-kasakdalan ng mga susi (ang paglaban ng isang tunay na susi sa saradong estado ay hindi katumbas ng kawalang-hanggan, at sa bukas na estado ay hindi katumbas ng zero), ang kawalang-tatag ng pinagmumulan ng boltahe E. Ang mga paglihis na ito ay may pinakamalaking impluwensya sa error sa DAC. sa pinaka makabuluhang mga digit.

DAC circuit na may kabuuan ng mga alon .

Sa fig. 10.76 ay nagpapakita ng isa pang bersyon ng DAC circuit - isang circuit na may kabuuan ng mga alon sa resistance attenuator. Sa halip na isang matatag na mapagkukunan ng boltahe E, ang circuit na ito ay gumagamit ng patuloy na kasalukuyang mga mapagkukunan. Kung ang flip-flop ay nasa state 1, ang source current I ay dumadaloy sa pampublikong key papunta sa resistance attenuator; kung ang trigger ay nasa estado 0, pagkatapos ay isa pang susi ang magbubukas, na nagsasara sa pinagmulan. Sa fig. 10.77, at ang diagram na naaayon sa numero ay ipinapakita. Sa pamamagitan ng mga pagbabagong-anyo, ito ay nabawasan sa katumbas na mga circuit sa Fig. 10.77.6 at c, kung saan ito sumusunod ... Ang parehong boltahe ay nabuo sa alinman sa mga punto kung ang kaukulang register bit ay naglalaman ng isa. Kapag ang boltahe ay inilipat sa pagitan ng mga puntong ito, ang boltahe ay nahahati sa dalawa at samakatuwid ay ang output boltahe

Mga elementong ginamit sa DAC .

Isaalang-alang ang circuitry ng mga elemento na ginamit sa DAC.

Matatag na mapagkukunan ng boltahe. Sa fig. Ang 10.78 ay nagpapakita ng isang diagram ng isang simpleng regulator ng boltahe. Ang isang transistor ay konektado sa serye sa pagitan ng input at output ng stabilizer. Ang pagpapapanatag ng boltahe ng output ay sinisiguro ng katotohanan na sa isang pagtaas sa boltahe ng input, ang boltahe sa transistor ay tumataas at kabaliktaran, na may pagbaba, ang boltahe sa transistor ay bumababa. Kaya, ang lahat ng mga pagbabago sa input boltahe ay damped sa transistor. Ang transistor mode na ito ay ibinibigay ng isang amplifier na binuo sa isang transistor. Ipagpalagay, halimbawa, ito ay lumalaki at, bilang isang resulta, ay may posibilidad na tumaas at. Ang maliit na paglago, pagtaas, ay makabuluhang binabawasan ang boltahe sa kolektor at base, ang pagbagsak ng boltahe sa pagitan ng kolektor at ang emitter ng transistor ay tumataas.

bigas 10.77	bigas 10.78

Ang chain ng risistor at zener diode ay nagbibigay ng pare-parehong boltahe sa emitter circuit, na may posibilidad na harangan ang transistor. Upang mabayaran ang negatibong bias na ito, isang positibong boltahe ang ginagamit, na kinuha mula sa risistor ng divider ng boltahe na binubuo ng mga resistor at. Ang higit pa, ang higit pa sa boltahe ay dapat ilipat mula sa base, at sa parehong oras, ang karamihan sa mga pagbabago sa boltahe ay ilalapat sa base at, pinalaki, ipinadala sa base.

Matatag na kasalukuyang pinagmulan. Kasalukuyang stabilizer, ang diagram kung saan ay ipinapakita sa Fig. 10.79, gumagana sa parehong paraan tulad ng isang regulator ng boltahe. Ang pagkakaiba ay ang input boltahe ng amplifier sa transistor ay inalis mula sa risistor, na sa kasalukuyang stabilizer circuit ay konektado sa serye na may load (ang load current na dinadaanan ko. Kung, halimbawa, tumataas o bumaba at, kaya, ang kasalukuyang ay may posibilidad na tumaas, pinatataas ang boltahe sa at sa base ng transistor, na humahantong sa pagbawas sa potensyal ng kolektor at base, ang boltahe sa pagitan ng kolektor at base ng transistor ay tumataas, na pumipigil sa paglago ng kasalukuyang I.

Mga pangunahing device. Ang mga converter key na may kabuuan ng mga boltahe sa grid ng paglaban (tingnan ang Fig. 10.73) ay maaaring isagawa ayon sa diagram na ipinapakita sa Fig. 10.80, a. Mga transistor at kinokontrol ng mga boltahe mula sa mga output ng trigger. Ang output ay konektado sa isang resistance attenuator.

Hayaang ang flip-flop ay nasa estado 1. Sa kabaligtaran na output nito ay may zero na potensyal at ang transistor, sa base kung saan ang potensyal na ito ay ibinibigay, ay sarado. Mayroong mataas na boltahe sa direktang output ng trigger, na, pagpasok sa input ng transistor, pinapanatili itong bukas. Ang Voltage E ay ibinibigay sa resistance attenuator sa pamamagitan ng bukas na transistor. Kung ang trigger ay nasa estado 0, ang transistor ay sarado, at ang zero na boltahe ay ibinibigay sa resistance attenuator sa pamamagitan ng bukas na transistor.

Kaya, ang device na ginawa ayon sa scheme na ito ay gumaganap ng papel ng dalawang switch sa converter discharge.

Sa isang converter na may summation ng mga alon, walang mataas na kinakailangan ang ipinapataw sa liit ng paglaban ng pampublikong susi. Sa converter na ito, maaaring gamitin ang isang diode switch, ang circuit na kung saan ay ipinapakita sa Fig. 10.80.6. Kung ang flip-flop ay nasa estado 0, ang mataas na boltahe na ibinibigay mula sa kabaligtaran na output ng flip-flop ay nagpapanatili sa diode. Ang pinagmumulan ng kasalukuyang ay sarado sa pamamagitan ng isang diode at isang flip-flop. Kung ang flip-flop ay nasa estado 1, ang diode ay sarado at ang kasalukuyang I ay sarado sa pamamagitan ng diode at ang resistance attenuator.

bigas 10.79	bigas 10.80

Analog to digital converters

Isaalang-alang natin ang ilang uri ng mga ADC batay sa iba't ibang prinsipyo.

A / D converter na may intermediate conversion
boltahe sa pagitan ng oras .

Ang converter circuit ng ganitong uri ay ipinapakita sa Fig. 10.81, a, mga diagram ng oras na naglalarawan ng mga proseso sa converter - sa Fig. 10.81.6.

Isaalang-alang natin ang pagpapatakbo ng converter na ito. Sa susunod na pulso ng orasan, ang counter ay na-reset sa zero at sa parehong oras ang generator ng isang linearly varying boltahe (GLIN) ay nagsimula. Ang output boltahe ng CLAY ay ibinibigay sa mga input ng dalawang comparator at, sa iba pang mga input kung saan, ayon sa pagkakabanggit, zero boltahe at ang boltahe na iko-convert sa numerical form ay ibinibigay. Sa sandaling ang boltahe ng ramp, na tumataas mula sa maliliit na negatibong halaga, ay pumasa sa zero na halaga, ang unang comparator ay naglalabas ng pulso. Itinatakda ng pulso na ito ang trigger sa estado na 1. Kapag ang boltahe ng ramp ay pumasa sa halaga, isang pulso ang ibibigay ng pangalawang kumpare. Ibinabalik ng pulso na ito ang trigger sa zero state.

bigas 10.81

Ang oras na T kung saan ang flip-flop ay nasa estado 1 ay proporsyonal sa input boltahe. Kaya, ang input boltahe ay na-convert sa isang domain ng oras.

Sa panahon ng T, isang mataas na boltahe ang inilalapat mula sa output ng trigger hanggang sa input ng elementong AND, at ang mga pulso ng pulse sequence generator (GIP) ay dumadaan sa elemento patungo sa input ng counter (Cch). Malinaw, ang numero na itinakda sa counter ay proporsyonal sa T, at samakatuwid din.

Upang makakuha ng isang bagong pagbabasa ng boltahe, isang panimulang pulso ay dapat ibigay muli. Kaya, ang mga trigger pulse ay dapat sumunod sa sampling rate. Ipakita natin kung paano tinutukoy ang mga parameter ng mga elemento ng transduser.

Ang bilang ng mga counter bit. Tinutukoy ng tinukoy na kamag-anak na error ng converter ang maximum na bilang kung saan dapat bilangin ang counter:

Ang bilang ng mga counter bit ay matatagpuan bilang ang pinakamababa n nagbibigay-kasiyahan sa hindi pagkakapantay-pantay

Dalas ng generator ng pulso. Ang proseso ng pag-convert ng isang halaga sa isang numero ay tumatagal ng oras T, na proporsyonal. Ang maximum na halaga ay tinatawag na oras ng conversion:

kung saan at F ay ang panahon at dalas ng pulse generator, ayon sa pagkakabanggit. Mula rito.

Kapag nagdidisenyo ng isang converter, ang oras ay tinukoy. Ang parameter na ito ay tumutukoy sa tinatawag na dynamic na error ng converter, na nauugnay sa katotohanan na sa panahon ng conversion ang input boltahe ay maaaring magbago. Ang pagbabago sa paglipas ng panahon ay dapat na mas mababa kaysa sa boltahe na naaayon sa yunit ng hindi bababa sa makabuluhang bit ng counter.

Clay boltahe slope. Ang parameter na ito.

Ang mga error sa hardware ng converter ay nauugnay sa hindi kawastuhan ng pagpapatakbo ng mga indibidwal na elemento nito: nonlinearity ng clay boltahe; mga deviations ng oras kung saan ang pulso ay inilabas ng comparator mula sa oras ng eksaktong pagkakapantay-pantay ng input voltages ng comparator; ang huling oras ng pagtugon ng trigger, ang AND element; kawalang-tatag ng rate ng pag-uulit ng pulso ng generator.

Closed loop analog-to-digital converter .

Ang block diagram ng ganitong uri ng converter ay ipinapakita sa Fig. 10.82, a.

Nire-reset ng clock pulse (TI) ang Cc counter sa zero. Ang zero boltahe ay nangyayari sa output ng DAC, na nagko-convert ng numero ng counter sa isang proporsyonal na boltahe. Ang isang hindi pagkakapantay-pantay ay itinatag kung saan ang comparator K ay nagbibigay ng input ng AND element na may isang log level. 1. Sa kasong ito, ang mga pulso ng generator ng pulse sequence ng GUI ay dumadaan sa elemento AT sa input ng counter. Ang bawat pulso na natanggap sa input ng counter ay nagdudulot ng pagtaas ng isa sa bilang na nakaimbak dito, ang boltahe sa output ng DAC ay tumataas ng isang elementarya na hakbang. Kaya, ang boltahe ay tumataas sa isang hakbang na paraan, tulad ng ipinapakita sa Fig. 10.82.6.

Sa sandaling ang boltahe ay umabot sa isang antas na lumampas, ang comparator ay naglalabas ng isang antas ng log. 0, at pagkatapos ay ang pag-access ng mga pulso ng generator sa counter ay tinapos. Ang numero na nakuha sa oras na ito sa counter ay proporsyonal sa boltahe.

bigas 10.82

Dahil sa katotohanan na ang isang ADC ng uri na isinasaalang-alang ay hindi gumagamit ng Voltage Ramp Generator, ang mga error sa hardware nito ay mas mababa kaysa sa makikita sa isang ADC na may intermediate na conversion sa agwat ng oras.

Analog-to-digital converter ng uri ng pagsubaybay .

Ang dalawang uri ng ADC na tinalakay sa itaas ay gumagana sa isang cyclic mode. Sa kanila, ang bawat sunud-sunod na pulso ng orasan ay nagtatakda ng converter sa paunang estado nito, pagkatapos ay magsisimula ang proseso ng conversion. Ang bilis ng naturang mga converter ay limitado pangunahin sa pamamagitan ng bilis ng counter (ibig sabihin, sa pamamagitan ng bilis ng mga flip-flops ng hindi bababa sa makabuluhang mga bit nito, kung saan ang paglipat ay nangyayari sa isang mataas na dalas).

Sa pagsasagawa, ang isang non-cyclic converter ay madalas na ginagamit, ang block diagram na kung saan ay ipinapakita sa Fig. 10.83. Ang circuit na ito ay naiiba sa converter circuit ng nakaraang uri dahil ito ay gumagamit ng reverse counter Cch, na kinokontrol ng mga signal mula sa output ng comparator K. Kapag ang counter ay nakatakda sa direct counting mode, ang mga pulso ng GUI generator ay pumapasok sa input sequentially taasan ang numero sa loob nito, ang boltahe ay tumataas hanggang umabot sa antas ng boltahe. Kapag ang counter ay inilipat sa countdown mode, kung saan ang numero sa counter ay bumababa at, samakatuwid, ang boltahe ay bumababa hanggang sa maabot ang halaga.

Kaya, ang lahat ng mga pagbabago na nakasalalay sa oras sa boltahe t / in ay sinusubaybayan ng boltahe sa output ng DAC.

Sa mga kinakailangang sandali sa oras, ang mga numerong proporsyonal sa mga halaga ay maaaring kunin mula sa counter output.

bigas 10.83

Bit-type na analog-to-digital converter .

Ang block diagram ng converter ay ipinapakita sa Fig. 10.84. Ang converter ay may number register na binuo sa RS flip-flops. Ang rehistrong ito ay bumubuo ng isang numero na proporsyonal sa boltahe.

Sa una, ang isa ay isinulat lamang sa trigger ng pinaka makabuluhang bit ng rehistrong ito. Ang resultang numero sa rehistro ay na-convert ng isang DAC sa isang boltahe, na kung saan ay inihambing sa boltahe. Kung mananatili ang hindi pagkakapantay-pantay, ang bilang kung saan ito na-convert ay talagang naglalaman ng isa sa pinakamahalagang bit. Kung hindi matugunan ang hindi pagkakapantay-pantay, ang trigger ay ire-reset sa zero.

Susunod, ang yunit ay nakasulat sa trigger ng susunod na (n-1) -ika bit ng rehistro at muli sa pamamagitan ng paghahambing ng boltahe c na tumutugma sa numero sa rehistro na magagamit sa oras na iyon, lumalabas kung ang yunit ay dapat na naka-imbak sa bit na ito o ang trigger ng bit na ito ay dapat ibalik sa estado 0. Kaya, ang proseso ng probing sa lahat ng n bits ay isinasagawa, pagkatapos kung saan ang numero na nakuha sa rehistro ay maaaring ipadala sa output.

Isaalang-alang ang pagganap ng mga pagkilos na ito sa converter (tingnan ang Fig. 10.84). Itinatakda ng pulso ng orasan ang trigger sa estado 1, ang natitirang mga trigger sa estado 0. Ang parehong pulso ay sabay-sabay na nagsusulat ng isa sa pinaka makabuluhang bit ng shift register RG at ang antas ng log ay lilitaw sa n-th na output ng rehistro. 1.

Inihahambing ng comparator ang c na tumutugma sa numerong magagamit sa sandaling ito sa rehistro ng numero, at kapag natugunan ang kundisyon, ilalabas nito ang antas ng log. 1.

Kapag dumating ang isang shift pulse, ang antas mula sa output ng comparator ay ipinapadala sa pamamagitan ng elemento sa input ng elemento, at kung ang antas na ito ay log. 1, pagkatapos ay bumalik ang flip-flop sa estado 0. Sa dulo ng shift pulse, ang proseso ng paglilipat ng isang bit sa kanan ng mga nilalaman ng rehistro ay nakumpleto, ang antas ng log ay lilitaw. 1 sa (n-1) -th na output ng register na ito, ang trigger ay nakatakda sa state 1. Dagdag pa, sa pagdating ng susunod na shift pulse, ang kinakailangang trigger state ay tinutukoy at (sa dulo ng pulse, ang nakatakda ang trigger sa state 1.

Ang mga pagkilos na ito ay paulit-ulit hanggang sa matukoy ang estado ng lahat ng nag-trigger.

Analog to digital converters (ADC) ay mga device na idinisenyo upang i-convert ang mga analog signal sa digital. Para sa gayong pagbabago, kinakailangan na i-quantize ang analog signal, ibig sabihin, upang limitahan ang mga agarang halaga ng analog signal sa ilang mga antas, na tinatawag na mga antas ng quantization.

Ang katangian ng perpektong quantization ay may anyo na ipinapakita sa Fig. 3.92.

Ang quantization ay ang pag-round ng analog value sa pinakamalapit na quantization level, ibig sabihin, ang maximum na quantization error ay ± 0.5h (h ang quantization step).

Kabilang sa mga pangunahing katangian ng ADC ang bilang ng mga bit, oras ng conversion, nonlinearity, atbp. Bilang ng mga bit - ang bilang ng mga bit ng code na nauugnay sa isang analog na halaga na maaaring gawin ng ADC. Madalas itong sinasabi tungkol sa resolusyon ng ADC, na tinutukoy ng katumbas ng maximum na bilang ng mga kumbinasyon ng code sa output ng ADC. Kaya, ang isang 10-bit na ADC ay may resolusyon na (2 10 = 1024) −1, iyon ay, na may sukat na ADC na tumutugma sa 10V, ang ganap na halaga ng hakbang ng quantization ay hindi lalampas sa 10mV. Ang oras ng conversion tp ay ang agwat ng oras mula sa sandali ng isang naibigay na pagbabago sa signal sa input ng ADC hanggang sa lumitaw ang kaukulang stable code sa output nito.

Ang mga karaniwang paraan ng conversion ay: parallel na conversion ng isang analog na halaga at sequential conversion.

ADC na may parallel na conversion ng analog input signal

Sa parallel na paraan, ang input boltahe ay sabay-sabay na inihambing sa n reference na boltahe at ito ay tinutukoy sa pagitan ng dalawang reference na boltahe na ito ay namamalagi. Sa kasong ito, ang resulta ay mabilis na nakuha, ngunit ang scheme ay lumalabas na medyo kumplikado.

Ang prinsipyo ng pagpapatakbo ng ADC (Larawan 3.93)

Kapag U in = 0, dahil para sa lahat ng op amp, ang pagkakaiba ng boltahe (U + - U -)< 0 (U + , U − - напряжения относительно общей точки соответственно неинвертирующего и инвертирующего входа), напряжения на выходе всех ОУ равны −Е пит а на выходах кодирующего преобразователя (КП) Z 0 , Z 1 , Z 2 устанавливаются нули. Если U вх >0.5U, ngunit mas mababa sa 3 / 2U, para lamang sa mas mababang op-amp (U + - U -)> 0 at sa boltahe lamang ng output nito + E pit ay lilitaw, na humahantong sa paglitaw ng mga sumusunod na signal sa mga output ng CP : Z 0 = 1, Z 2 = Z l = 0. Kung U in> 3 / 2U, ngunit mas mababa sa 5 / 2U, pagkatapos ay lilitaw ang boltahe + E pit sa output ng dalawang mas mababang op amp, na humahantong sa hitsura ng code 010 sa mga output ng KP, atbp.

Manood ng isang kawili-wiling video tungkol sa gawain ng ADC:

ADC na may serial conversion ng input signal

Ito ay isang ADC para sa serial counting, na tinatawag na tracking ADC (Figure 3.94).
Ang ADC ng ganitong uri ay gumagamit ng isang DAC at isang reverse counter, ang signal kung saan nagbibigay ng pagbabago sa boltahe sa output ng DAC. Ang setup ng circuit ay tulad na ang isang tinatayang pagkakapantay-pantay ng mga boltahe sa input U input at sa output ng DAC -U ay natiyak. Kung ang input voltage U in ay mas malaki kaysa sa boltahe U sa DAC output, pagkatapos ay ang counter ay inililipat sa direct counting mode at ang code sa output nito ay tumataas, na nagbibigay ng pagtaas sa boltahe sa DAC output. Sa sandali ng pagkakapantay-pantay ng U sa at U, huminto ang pagbibilang at ang code na naaayon sa boltahe ng input ay tinanggal mula sa output ng reverse counter.

Ang paraan ng sequential conversion ay ipinatupad din sa ADC time - pulse conversion (ADC na may linear voltage generator (CLV)).

Ang prinsipyo ng pagpapatakbo ng itinuturing na ADC Fig. 3.95) ay batay sa pagbibilang ng bilang ng mga pulso sa isang agwat ng oras kung saan ang linearly varying voltage (LIN), na tumataas mula sa zero, ay umabot sa input voltage level U in. Ang mga sumusunod na pagtatalaga ay ginagamit: SS - circuit ng paghahambing, GI - pulse generator, Kl - electronic key, Mp - impulse counter.

Ang punto sa oras t 1 na minarkahan sa timing diagram ay tumutugma sa simula ng pagsukat ng input boltahe, at ang punto sa oras t 2 ay tumutugma sa pagkakapantay-pantay ng input boltahe at ang boltahe ng CLAY. Ang error sa pagsukat ay tinutukoy ng hakbang ng paghiwa ng oras. Ang Kl key ay nagkokonekta ng pulse generator sa metro mula sa sandaling magsimula ang pagsukat hanggang sa sandaling ang U in at U ng mga clay ay pantay. Sa pamamagitan ng U Cch ang boltahe sa input ng counter ay ipinahiwatig.

Ang counter output code ay proporsyonal sa input boltahe. Ang isa sa mga disadvantage ng scheme na ito ay ang mababang pagganap nito.

ADC na may dalawahang pagsasama

Ang nasabing ADC ay nagpapatupad ng paraan ng sequential conversion ng input signal (Larawan 3.96). Ang mga sumusunod na pagtatalaga ay ginagamit: CS - control system, GI - pulse generator, Mp - pulse counter. Ang prinsipyo ng pagpapatakbo ng ADC ay upang matukoy ang ratio ng dalawang agwat ng oras, sa panahon ng isa kung saan ang input boltahe U input ay isinama ng integrator batay sa op amp (ang boltahe U at sa output ng integrator ay nagbabago mula sa zero sa maximum na halaga sa ganap na halaga), at sa susunod na isa, ang reference na boltahe U op (U at nagbabago mula sa maximum sa ganap na halaga sa zero) (Fig. 3.97).

Hayaan ang integration time t 1 ng input signal na maging pare-pareho, pagkatapos ay mas mahaba ang pangalawang time interval t 2 (ang time interval kung saan ang reference na boltahe ay isinama), mas malaki ang input boltahe. Ang K Z key ay idinisenyo upang itakda ang integrator sa paunang zero na estado nito. Sa una sa mga ipinahiwatig na agwat ng oras, ang key K 1 ay sarado, ang key K 2 ay bukas, at sa pangalawa, ang agwat ng oras ang kanilang estado ay kabaligtaran sa ipinahiwatig. Kasabay ng pagsasara ng key K 2, ang mga pulso mula sa generator ng pulso ng GI ay nagsisimulang dumaloy sa control circuit ng CS patungo sa counter Cch.

Ang pagdating ng mga pulso na ito ay nagtatapos kapag ang boltahe sa output ng integrator ay katumbas ng zero.

Ang boltahe sa output ng integrator pagkatapos ng agwat ng oras t 1 ay tinutukoy ng expression

U at (t 1) = - (1 / RC) t1 ∫ 0 U sa dt = - (U sa t 1) / (R C)

Gamit ang isang katulad na expression para sa pagitan ng oras t 2, makuha namin

t 2 = - (R C / U op) U at (t 1)

Ang pagpapalit dito ng expression para sa U at (t 1), makuha natin ang t 2 = (U in / U op) t 1 kung saan ang U in = U oa t 2 / t 1

Tinutukoy ng code sa output ng counter ang halaga ng input boltahe.

Ang isa sa mga pangunahing bentahe ng ganitong uri ng ADC ay ang mataas na kaligtasan sa ingay nito. Ang mga random na spike sa input boltahe na nagaganap sa loob ng maikling panahon ay may kaunti o walang epekto sa error sa conversion. Ang kawalan ng ADC ay ang mababang bilis nito.

Ang pinakakaraniwan ay ang serye ng ADC ng mga chip 572, 1107, 1138, atbp. (Talahanayan 3.3)
Ipinapakita ng talahanayan na ang parallel conversion na ADC ang may pinakamahusay na performance, at ang sequential conversion na ADC ang may pinakamasamang performance.

Nag-aalok kami sa iyo na manood ng isa pang karapat-dapat na video tungkol sa trabaho at ang aparato ng ADC:

Resolusyon ng ADC - ang pinakamababang pagbabago sa halaga ng isang analog signal na maaaring ma-convert ng isang ibinigay na ADC - ay nauugnay sa kapasidad nito. Sa kaso ng isang pagsukat nang hindi isinasaalang-alang ang ingay, ang resolusyon ay direktang tinutukoy bitness ADC.

Ang kapasidad ng ADC ay nagpapakilala sa bilang ng mga discrete value na maaaring i-output ng converter sa output. Sa binary ADCs ito ay sinusukat sa bits, sa ternary ADCs ito ay sinusukat sa trites. Halimbawa, ang isang binary 8-bit ADC ay may kakayahang gumawa ng 256 discrete values ​​​​(0 ... 255), dahil 2 8 = 256 (\ displaystyle 2 ^ (8) = 256), ang isang ternary 8-bit ADC ay may kakayahang 6561 discrete values ​​dahil 3 8 = 6561 (\ displaystyle 3 ^ (8) = 6561).

Ang resolution ng boltahe ay katumbas ng pagkakaiba ng boltahe na naaayon sa maximum at minimum na output code na hinati sa bilang ng mga discrete na halaga ng output. Halimbawa:

• Halimbawa 1
  • Saklaw ng input = 0 hanggang 10 volts
  • Bit ADC 12 bits: 2 12 = 4096 na antas ng quantization
  • Resolusyon ng boltahe ng binary ADC: (10-0) / 4096 = 0.00244 volts = 2.44 mV
  • Bit depth ng ternary ADC 12 trit: 3 12 = 531 441 quantization level
  • Resolusyon ng boltahe ng ternary ADC: (10-0) / 531441 = 0.0188 mV = 18.8 μV
• Halimbawa 2
  • Saklaw ng input = -10 hanggang +10 volts
  • Binary ADC bit width 14 bits: 2 14 = 16384 na antas ng quantization
  • Binary ADC voltage resolution: (10 - (- 10)) / 16384 = 20/16384 = 0.00122 volts = 1.22 mV
  • Bit depth ng ternary ADC 14 trit: 3 14 = 4 782 969 mga antas ng quantization
  • Resolusyon ng boltahe ng ternary ADC: (10 - (- 10)) / 4782969 = 0.00418 mV = 4.18 μV

Sa pagsasagawa, ang resolution ng ADC ay limitado ng signal-to-noise ratio ng input signal. Sa isang mataas na intensity ng ingay sa input ng ADC, nagiging imposible na makilala ang mga katabing antas ng signal ng input, iyon ay, lumalala ang resolusyon. Sa kasong ito, ang aktwal na maaabot na resolusyon ay inilarawan ni epektibong bit depth (eng. epektibong bilang ng mga bit, ENOB), na mas mababa kaysa sa aktwal na bit depth ng ADC. Kapag nagko-convert ng napakaingay na signal, ang hindi bababa sa makabuluhang mga bit ng output code ay halos walang silbi, dahil naglalaman ang mga ito ng ingay. Upang makamit ang ipinahayag na bit width, ang signal-to-noise ratio ng input signal ay dapat na humigit-kumulang 6 dB para sa bawat bit ng bit depth (6 dB ay tumutugma sa dalawang beses na pagbabago sa antas ng signal).

Mga uri ng conversion

Ayon sa pamamaraang ginamit ng mga algorithm, ang ADC ay nahahati sa:

• Sunud-sunod na approximation
• Serial na sigma-delta modulation
• Parallel solong yugto
• Parallel na dalawa o higit pang yugto (conveyor)

Ang mga ADC ng unang dalawang uri ay nagpapahiwatig ng mandatoryong paggamit ng isang sampling at storage device (UWH). Ang device na ito ay nagsisilbing mag-imbak ng analog na halaga ng signal para sa oras na kinakailangan upang maisagawa ang conversion. Kung wala ito, magiging invalid ang resulta ng conversion ng isang serial ADC. Ang pinagsamang mga ADC ng sunud-sunod na pagtatantya ay ginawa, parehong naglalaman ng isang UVR, at nangangailangan ng isang panlabas na UVR [ ] .

Mga linear na ADC

Karamihan sa mga ADC ay itinuturing na linear, bagama't ang analog-to-digital na conversion ay mahalagang isang non-linear na proseso (dahil ang operasyon ng patuloy na pagmamapa sa discrete space ay non-linear).

Termino linear na may kaugnayan sa isang ADC ay nangangahulugan na ang hanay ng mga halaga ng input na ipinapakita sa isang output na digital na halaga ay linearly na nauugnay sa halaga ng output na ito, iyon ay, ang halaga ng output k ay nakakamit kapag ang mga halaga ng input ay mula sa

m(k + b) m(k + 1 + b),

saan m at b- ilang mga pare-pareho. pare-pareho b karaniwang 0 o -0.5. Kung b= 0, ang ADC ay tinatawag non-zero quantizer (kalagitnaan ng pagtaas), kung b= −0.5, pagkatapos ay tinatawag ang ADC quantizer na may zero sa gitna ng quantization step (kalagitnaan ng pagtapak).

Mga non-linear na ADC

Ang isang mahalagang parameter na naglalarawan sa nonlinearity ay integral nonlinearity (INL) at pagkakaibang nonlinearity (DNL).

Error sa aperture (jitter)

I-digitize natin ang isang sinusoidal signal x (t) = A sin ⁡ 2 π f 0 t (\ displaystyle x (t) = A \ sin 2 \ pi f_ (0) t)... Sa isip, ang mga sample ay kinukuha sa mga regular na pagitan. Gayunpaman, sa katotohanan, ang oras ng sampling ay napapailalim sa mga pagbabago-bago dahil sa jitter ng harap ng signal ng pag-sync ( nerbiyos ng orasan). Ipagpalagay na ang kawalan ng katiyakan sa oras ng pagkuha ng sanggunian ay nasa pagkakasunud-sunod Δ t (\ displaystyle \ Delta t), nalaman namin na ang error na dulot ng hindi pangkaraniwang bagay na ito ay maaaring matantya bilang

E a p ≤ | x ′ (t) Δ t | ≤ 2 A π f 0 Δ t (\ displaystyle E_ (ap) \ leq | x "(t) \ Delta t | \ leq 2A \ pi f_ (0) \ Delta t).

Ang error ay medyo maliit sa mababang frequency, ngunit sa mataas na frequency maaari itong tumaas nang malaki.

Ang epekto ng aperture error ay maaaring balewalain kung ang magnitude nito ay medyo maliit kumpara sa quantization error. Kaya, maaari mong itakda ang mga sumusunod na kinakailangan ng jitter para sa signal ng pag-synchronize:

Δ t< 1 2 q π f 0 {\displaystyle \Delta t<{\frac {1}{2^{q}\pi f_{0}}}} ,

saan q (\ displaystyle q)- ADC bit depth.

ADC bit lapad	Pinakamataas na dalas ng pag-input
	44.1 kHz	192 kHz	1 MHz	10 MHz	100 MHz
8	28.2 ns	6.48 ns	1.24 ns	124 ps	12.4 ps
10	7.05 ns	1.62 ns	311 ps	31.1 ps	3.11 ps
12	1.76 ns	405 ps	77.7 ps	7.77 ps	777 fs
14	441 ps	101 ps	19.4 ps	1.94 ps	194 fs
16	110 ps	25.3 ps	4.86 ps	486 fs	48.6 fs
18	27.5 ps	6.32 ps	1.21 ps	121 fs	12.1 fs
24	430 fs	98.8 fs	19.0 fs	1.9 fs	190 bilang

Mula sa talahanayang ito, maaari nating tapusin na ipinapayong gumamit ng isang ADC ng isang tiyak na kapasidad ng bit, na isinasaalang-alang ang mga limitasyon na ipinataw ng jitter ng harap ng pag-synchronize ( nerbiyos ng orasan). Halimbawa, walang saysay na gumamit ng precision 24-bit ADC para sa audio recording kung ang sistema ng pamamahagi ng orasan ay hindi makapagbigay ng napakababang kawalan ng katiyakan.

Sa pangkalahatan, ang kalidad ng signal ng orasan ay napakahalaga para sa higit pa sa kadahilanang ito. Halimbawa, mula sa paglalarawan ng microcircuit AD9218(Mga Analog na Device):

Anumang high speed ADC ay lubhang sensitibo sa kalidad ng sampling clock na ibinigay ng user. Ang track-and-hold circuit ay mahalagang mixer. Ang anumang ingay, pagbaluktot, o timing jitter sa orasan ay pinagsama sa nais na signal sa analog-to-digital na output.

Ibig sabihin, ang anumang high-speed ADC ay lubhang sensitibo sa kalidad ng dalas ng pag-digitize ng orasan na ibinibigay ng user. Ang sampling at storage circuit ay mahalagang mixer (multiplier). Ang anumang ingay, pagbaluktot, o jitter ng dalas ng orasan ay hinahalo sa kapaki-pakinabang na signal at ipinapadala sa digital na output.

Dalas ng sampling

Ang analog signal ay isang tuluy-tuloy na pag-andar ng oras; sa ADC ito ay na-convert sa isang pagkakasunud-sunod ng mga digital na halaga. Samakatuwid, kinakailangan upang matukoy ang sampling rate ng mga digital na halaga mula sa analog signal. Ang dalas ng paggawa ng mga digital na halaga ay tinatawag dalas ng sampling ADC.

Ang isang patuloy na pagbabago ng signal na may limitadong spectral band ay na-digitize (iyon ay, ang mga halaga ng signal ay sinusukat sa isang agwat ng oras T ay ang sampling period), at ang orihinal na signal ay maaaring eksakto naibalik mula sa oras ang mga discrete na halaga sa pamamagitan ng interpolation. Ang katumpakan ng muling pagtatayo ay nalilimitahan ng error sa quantization. Gayunpaman, ayon sa Kotelnikov - Shannon theorem, ang tumpak na muling pagtatayo ay posible lamang kung ang sampling rate ay mas mataas kaysa sa dalawang beses sa maximum na dalas sa signal spectrum.

Dahil ang mga tunay na ADC ay hindi maaaring magsagawa ng A/D conversion kaagad, ang analog input value ay dapat panatilihing pare-pareho kahit man lang mula sa simula hanggang sa katapusan ng proseso ng conversion (ang agwat ng oras na ito ay tinatawag na oras ng conversion). Ang problemang ito ay malulutas sa pamamagitan ng paggamit ng isang espesyal na circuit sa input ng ADC - isang sample-and-hold na aparato (UVC). Ang UVC, bilang panuntunan, ay nag-iimbak ng input boltahe sa kapasitor, na konektado sa input sa pamamagitan ng isang analog switch: kapag ang switch ay sarado, ang input signal ay na-sample (ang kapasitor ay sinisingil sa input boltahe), kapag ito ay binuksan, ito ay nakaimbak. Maraming ADC, na ginawa sa anyo ng mga integrated circuit, ay naglalaman ng built-in na UVC.

Aliasing (aliasing)

Gumagana ang lahat ng ADC sa pamamagitan ng pag-sample ng mga halaga ng input sa mga nakapirming agwat. Samakatuwid, ang mga halaga ng output ay isang hindi kumpletong larawan ng kung ano ang pinapakain sa input. Walang paraan upang sabihin kung paano kumilos ang input sa pamamagitan ng pagtingin sa mga halaga ng output. sa pagitan mga sample. Kung alam na ang input signal ay medyo mabagal na nagbabago kaugnay ng sampling rate, maaari itong ipagpalagay na ang mga intermediate na halaga sa pagitan ng mga sample ay nasa pagitan ng mga halaga ng mga sample na ito. Kung mabilis na nagbabago ang signal ng input, walang mga pagpapalagay tungkol sa mga intermediate na halaga ng signal ng input ang maaaring gawin, at samakatuwid, imposibleng hindi malabo na maibalik ang hugis ng orihinal na signal.

Kung ang isang pagkakasunud-sunod ng mga digital na halaga na ginawa ng isang ADC ay na-convert pabalik sa analog form ng isang digital-to-analog converter sa ibang lugar, ito ay kanais-nais na ang natanggap na analog signal ay tumpak hangga't maaari ng orihinal na signal. Kung ang input signal ay nagbabago nang mas mabilis kaysa sa mga sample nito ay kinuha, pagkatapos ay ang tumpak na pagbawi ng signal ay imposible, at isang maling signal ay makikita sa DAC output. Ang mga huwad na bahagi ng dalas ng signal (wala sa spectrum ng orihinal na signal) ay tinatawag alyas(false frequency, huwad na low-frequency component). Ang pekeng rate ay depende sa pagkakaiba sa pagitan ng signal rate at sampling rate. Halimbawa, ang isang 2 kHz sine wave na na-sample sa 1.5 kHz ay ​​ire-reproduce bilang isang 500 Hz sine wave. Ang problemang ito ay pinangalanan overlay ng dalas (pag-alyas).

Upang maiwasan ang pag-alyas, ang signal na inilapat sa ADC input ay dapat na low-pass na na-filter upang sugpuin ang mga spectral na bahagi na higit sa kalahati ng sampling rate. Ang filter na ito ay tinatawag na anti aliasing(anti-aliasing) na filter, ang paggamit nito ay napakahalaga kapag gumagawa ng mga tunay na ADC.

Sa pangkalahatan, ang paggamit ng isang analog input filter ay kawili-wili hindi lamang para sa kadahilanang ito. Mukhang ang digital na filter, na kadalasang inilalapat pagkatapos ng pag-digitize, ay may hindi maihahambing na mas mahusay na mga parameter. Ngunit, kung ang signal ay naglalaman ng mga bahagi na mas malakas kaysa sa kapaki-pakinabang na signal, at sapat na malayo mula dito sa dalas upang epektibong masugpo ng analog filter, ang solusyon na ito ay nagbibigay-daan sa iyo upang mapanatili ang dynamic na hanay ng ADC: kung ang ingay ay 10 dB na mas malakas kaysa sa signal, ito ay masasayang, sa karaniwan, tatlong piraso ng kapasidad.

Habang ang pag-alyas ay isang hindi kanais-nais na epekto sa karamihan ng mga kaso, maaari itong magamit sa isang benepisyo. Halimbawa, dahil sa epektong ito, magagawa mo nang walang frequency conversion pababa kapag nagdi-digitize ng isang narrowband na high-frequency na signal (tingnan ang mixer). Para dito, gayunpaman, ang mga analog input stage ng ADC ay dapat na may makabuluhang mas mataas na mga parameter kaysa sa kinakailangan para sa karaniwang paggamit ng ADC sa pangunahing (video o mas mababa) na harmonic. Gayundin, para dito, kinakailangan na magbigay ng epektibong pag-filter ng mga out-of-band frequency bago ang ADC, dahil pagkatapos ng digitization ay walang paraan upang matukoy at / o ma-filter ang karamihan sa mga ito.

Dithering

Ang ilan sa mga katangian ng ADC ay maaaring mapabuti sa pamamagitan ng paggamit ng dither technique. Binubuo ito sa pagdaragdag ng random na ingay (white noise) ng maliit na amplitude sa input analog signal. Ang amplitude ng ingay, bilang panuntunan, ay pinili sa antas ng kalahati ng LSB. Ang epekto ng karagdagan na ito ay ang estado ng LSM ay random na lumilipat sa pagitan ng mga estado 0 at 1 sa isang napakaliit na signal ng input (nang walang pagdaragdag ng ingay, ang LSM ay nasa 0 o 1 na estado sa loob ng mahabang panahon). Para sa isang signal na may magkahalong ingay, sa halip na i-round lang ang signal sa pinakamalapit na bit, nangyayari ang random na pag-ikot pataas o pababa, at ang average na oras kung kailan ang signal ay ni-round sa isang level o iba pa ay depende sa kung gaano kalapit ang signal sa level na iyon. . Kaya, ang digitized na signal ay naglalaman ng impormasyon tungkol sa signal amplitude na may mas mahusay na resolusyon kaysa sa LSM, iyon ay, isang pagtaas sa epektibong kapasidad ng ADC ay nangyayari. Ang downside ng diskarteng ito ay ang pagtaas ng ingay sa output signal. Sa katunayan, ang error sa quantization ay kumakalat sa ilang mga kalapit na sample. Ang diskarte na ito ay mas kanais-nais kaysa sa simpleng pag-round sa pinakamalapit na discrete level. Bilang resulta ng paggamit ng pamamaraan ng paghahalo ng isang pseudo-random na signal, mayroon kaming mas tumpak na pagpaparami ng signal sa oras. Ang mga maliliit na pagbabago sa signal ay maaaring mabawi mula sa pseudo-random LSM jumps sa pamamagitan ng pag-filter. Bilang karagdagan, kung ang ingay ay deterministic (ang amplitude ng idinagdag na ingay ay kilala nang eksakto sa anumang oras), pagkatapos ay maaari itong ibawas mula sa digitized na signal, na dati nang nadagdagan ang lalim ng bit nito, sa gayon halos ganap na inaalis ang idinagdag na ingay.

Ang mga sound signal ng napakaliit na amplitude, na na-digitize nang walang pseudo-random na signal, ay itinuturing ng tainga bilang napaka-distorted at hindi kasiya-siya. Sa pseudo-random signal dithering, ang totoong antas ng signal ay kinakatawan ng average ng ilang sunud-sunod na sample.

Mga uri ng ADC

Ang mga sumusunod ay ang mga pangunahing paraan upang bumuo ng mga electronic ADC:

• Parallel ADCs para sa direktang conversion, ganap na parallel ADCs, naglalaman ng isang comparator para sa bawat discrete input level. Sa anumang oras, ang mga comparator lamang na tumutugma sa mga antas sa ibaba ng antas ng signal ng input ay naglalabas ng labis na signal sa kanilang output. Ang mga signal mula sa lahat ng comparator ay direktang napupunta sa parallel register, pagkatapos ay ipoproseso ang code sa software, o sa isang hardware logical encoder na bumubuo ng kinakailangang digital code sa hardware, depende sa code sa input ng encoder. Ang data mula sa encoder ay naitala sa isang parallel na rehistro. Ang sampling rate ng parallel ADCs sa pangkalahatan ay nakasalalay sa mga katangian ng hardware ng analog at logic gate, pati na rin ang kinakailangang sampling rate. Ang mga parallel na direktang conversion na ADC ay ang pinakamabilis, ngunit kadalasan ay may resolusyon na hindi hihigit sa 8 bits, dahil nangangailangan ang mga ito ng mataas na gastos sa hardware ( 2 n - 1 = 2 8 - 1 = 255 (\ displaystyle 2 ^ (n) -1 = 2 ^ (8) -1 = 255) mga kumpare). Ang mga ganitong uri ng ADC ay may napakalaking laki ng chip, mataas na kapasidad ng input, at maaaring makagawa ng mga panandaliang error sa output. Madalas na ginagamit para sa video o iba pang mga signal ng mataas na dalas, at malawakang ginagamit sa industriya upang masubaybayan ang mabilis na pagbabago ng mga proseso sa real time.
• Parallel sa Serial Direct Conversion ADCs, bahagyang sunud-sunod na mga ADC, habang pinapanatili ang mataas na bilis, ay maaaring makabuluhang bawasan ang bilang ng mga comparator (hanggang sa k ⋅ (2 n / k - 1) (\ displaystyle k \ cdot (2 ^ (n / k) -1)), kung saan ang n ay ang bilang ng mga bit ng output code, at ang k ay ang bilang ng mga parallel na ADC ng direktang conversion) na kinakailangan upang i-convert ang isang analog signal sa digital (na may 8 bits at 2 ADC, 30 comparator ang kinakailangan). Dalawa o higit pang (k) sub-band na hakbang ang ginagamit. Naglalaman ang mga ito ng k parallel ADCs ng direktang conversion. Ang pangalawa, pangatlo, atbp. Ang mga ADC ay nagsisilbing bawasan ang error sa quantization ng unang ADC sa pamamagitan ng pag-digitize ng error na ito. Ang unang hakbang ay isang magaspang na conversion (mababang resolution). Susunod, ang pagkakaiba sa pagitan ng input signal at ang analog signal na naaayon sa resulta ng magaspang na conversion ay tinutukoy (mula sa auxiliary DAC kung saan ang coarse code ay pinakain). Sa ikalawang hakbang, ang nahanap na pagkakaiba ay binago, at ang resultang code ay pinagsama sa magaspang na code upang makakuha ng kumpletong kapaki-pakinabang na digital na halaga. Ang mga ADC ng ganitong uri ay mas mabagal kaysa sa mga parallel na direktang conversion na ADC, may mataas na resolution at maliit na laki ng package. Upang pataasin ang bilis ng output na na-digitize na stream ng data, ang mga parallel-to-serial na ADC ng direktang conversion ay gumagamit ng pipeline na gawain ng mga parallel na ADC.
• Ang operasyon ng pipeline ng ADC, ay ginagamit sa mga parallel-to-serial na direktang conversion na ADC, kabaligtaran sa normal na operasyon ng parallel-to-serial na direktang conversion na ADC, kung saan ipinapadala ang data pagkatapos ng kumpletong conversion, sa pagpapatakbo ng pipeline, ang bahagyang data ng conversion ay ipinapadala bilang sa lalong madaling panahon na ito ay handa na hanggang sa makumpleto ang kumpletong conversion.
• Mga Serial Direct Conversion ADC, ganap na mga serial ADC (k = n), mas mabagal kaysa sa parallel-to-serial na direktang conversion na ADC at bahagyang mas mabagal na parallel-to-serial na direktang conversion na ADC, ngunit higit pa (hanggang sa n ⋅ (2 n / n - 1) = n ⋅ (2 1 - 1) = n (\ displaystyle n \ cdot (2 ^ (n / n) -1) = n \ cdot (2 ^ (1) -1 ) = n), kung saan ang n ay ang bilang ng mga bits ng output code, at ang k ay ang bilang ng mga parallel na ADC ng direktang conversion) binabawasan ang bilang ng mga comparator (na may 8 bits, 8 comparator ang kinakailangan). Ang mga Ternary ADC ng ganitong uri ay humigit-kumulang 1.5 beses na mas mabilis kaysa sa mga binary ADC ng parehong uri na katumbas ng bilang ng mga antas at gastos ng hardware.
• o ADC na may kaunting balanse naglalaman ng comparator, auxiliary DAC at sunud-sunod na approximation register. Ang ADC ay nagko-convert ng analog signal sa isang digital sa N hakbang, kung saan ang N ay ang kapasidad ng ADC. Sa bawat hakbang, ang isang bit ng nais na digital na halaga ay tinutukoy, simula sa NWR at nagtatapos sa MWR. Ang pagkakasunud-sunod ng mga aksyon para sa pagtukoy ng susunod na bit ay ang mga sumusunod. Ang auxiliary DAC ay nakatakda sa isang analog na halaga na nabuo mula sa mga bit na tinukoy na sa mga nakaraang hakbang; ang bit na tutukuyin sa hakbang na ito ay nakatakda sa 1, ang hindi bababa sa makabuluhang mga bit ay nakatakda sa 0. Ang halaga na nakuha sa auxiliary DAC ay inihambing sa input analog value. Kung ang halaga ng input signal ay mas malaki kaysa sa halaga sa auxiliary DAC, kung gayon ang tinutukoy na bit ay nakatakda sa 1, kung hindi man 0. Kaya, ang pagpapasiya ng panghuling digital na halaga ay tulad ng isang binary na paghahanap. Ang mga ADC ng ganitong uri ay may parehong mataas na bilis at mahusay na resolution. Gayunpaman, sa kawalan ng sample na storage device, magiging mas malaki ang error (isipin na pagkatapos ng pag-digitize ng pinakamalaking bit, magsisimulang magbago ang signal).
• (English delta-encoded ADC) ay naglalaman ng reverse counter, ang code kung saan ipinapadala sa auxiliary DAC. Ang input signal at ang signal mula sa auxiliary DAC ay inihambing sa isang comparator. Dahil sa negatibong feedback mula sa comparator sa counter, ang code sa counter ay patuloy na nagbabago upang ang signal mula sa auxiliary DAC ay naiiba hangga't maaari mula sa input signal. Pagkaraan ng ilang oras, ang pagkakaiba sa pagitan ng mga signal ay nagiging mas mababa kaysa sa LSM, habang ang counter code ay binabasa bilang ang digital output signal ng ADC. Ang mga ganitong uri ng ADC ay may napakalaking saklaw ng signal ng input at mataas na resolution, ngunit ang oras ng conversion ay depende sa input signal, bagama't ito ay limitado mula sa itaas. Sa pinakamasamang kaso, ang oras ng conversion ay T max = (2 q) / f s, saan q- ADC bit depth, f kasama ang- dalas ng generator ng orasan ng counter. Ang mga differential-encoding na ADC ay karaniwang isang mahusay na pagpipilian para sa pag-digitize ng mga real-world na signal, dahil ang karamihan sa mga signal sa mga pisikal na system ay hindi madaling kapitan ng paglukso. Gumagamit ang ilang ADC ng pinagsamang diskarte: differential coding at sunud-sunod na approximation; ito ay mahusay na gumagana lalo na sa mga kaso kung saan ang mga high frequency na bahagi sa signal ay kilala na medyo maliit.
• Ramp Comparison ADC(Ang ilang mga ADC ng ganitong uri ay tinatawag na Pagsasama ng mga ADC, kasama rin nila ang ADC ng sequential counting) ay naglalaman ng sawtooth voltage generator (sa ADC ng sequential counting, isang step voltage generator, na binubuo ng isang counter at isang DAC), isang comparator at isang time counter. Ang sawtooth waveform ay tumataas nang linear mula sa mababa hanggang sa mataas, pagkatapos ay mabilis na bumababa sa mababang. Sa simula ng pagtaas, magsisimula ang counter ng oras. Kapag ang signal ng sawtooth ay umabot sa antas ng input, ang comparator ay na-trigger at huminto sa counter; ang halaga ay binabasa mula sa counter at pinapakain sa output ng ADC. Ang ganitong uri ng ADC ay ang pinakasimpleng istraktura at naglalaman ng pinakamababang bilang ng mga elemento. Kasabay nito, ang pinakasimpleng mga ADC ng ganitong uri ay medyo mababa ang katumpakan at sensitibo sa temperatura at iba pang mga panlabas na parameter. Upang madagdagan ang katumpakan, ang sawtooth signal generator ay maaaring itayo batay sa isang counter at isang auxiliary DAC, ngunit ang istraktura na ito ay walang iba pang mga pakinabang kaysa sa Ang sunud-sunod na pagtatantya ng ADC at ADC differential encoding.
• ADC na may charge equalization(kabilang dito ang ADC na may dalawang yugto na pagsasama, ADC na may multi-stage na pagsasama, at ilang iba pa) ay naglalaman ng isang comparator, isang kasalukuyang integrator, isang generator ng orasan at isang pulse counter. Ang pagbabago ay nagaganap sa dalawang yugto ( dalawang yugto na pagsasama). Sa unang hakbang, ang halaga ng input boltahe ay na-convert sa isang kasalukuyang (proporsyonal sa input boltahe), na kung saan ay fed sa kasalukuyang integrator, ang singil na sa simula ay zero. Ang prosesong ito ay tumatagal ng ilang sandali TN, saan T- panahon ng generator ng orasan, N- pare-pareho (malaking integer, tinutukoy ang oras ng akumulasyon ng singil). Pagkatapos ng oras na ito, ang input ng integrator ay hindi nakakonekta mula sa input ng ADC at nakakonekta sa patuloy na kasalukuyang generator. Ang polarity ng generator ay tulad na binabawasan nito ang singil na nakaimbak sa integrator. Ang proseso ng paglabas ay tumatagal hanggang ang singil sa integrator ay bumaba sa zero. Ang oras ng paglabas ay sinusukat sa pamamagitan ng pagbibilang ng mga pulso ng orasan mula sa sandaling magsimula ang paglabas hanggang sa maabot ang zero charge sa integrator. Ang mabibilang na bilang ng mga pulso ng orasan ang magiging output code ng ADC. Maaari itong ipakita na ang bilang ng mga pulso n ang kinakalkula sa oras ng paglabas ay katumbas ng: n=U sa N(RI 0) −1, kung saan U in - input boltahe ng ADC, N- ang bilang ng mga pulso ng yugto ng akumulasyon (tinukoy sa itaas), R- ang paglaban ng risistor na nagpapalit ng input boltahe sa kasalukuyang, ako 0- ang halaga ng kasalukuyang mula sa stable na kasalukuyang generator, na naglalabas ng integrator sa ikalawang yugto. Kaya, ang mga potensyal na hindi matatag na mga parameter ng system (una sa lahat, ang kapasidad ng kapasitor ng integrator) ay hindi kasama sa panghuling pagpapahayag. Ito ay isang kahihinatnan dalawang yugto proseso: ang mga error na ipinakilala sa una at ikalawang yugto ay kapwa ibinabawas. Kahit na ang pangmatagalang katatagan ng generator ng orasan at ang boltahe ng bias ng comparator ay hindi ipinapataw: ang mga parameter na ito ay dapat na matatag lamang sa maikling panahon, iyon ay, sa bawat conversion (hindi hihigit sa 2TN). Sa katunayan, ang prinsipyo ng dalawang yugto ng pagsasama ay nagpapahintulot sa iyo na direktang i-convert ang ratio ng dalawang analog na dami (input at reference na kasalukuyang) sa ratio ng mga numerong code ( n at N sa mga terminong tinukoy sa itaas) na may kaunti o walang karagdagang error. Ang mga karaniwang ADC ng ganitong uri ay mula 10 hanggang 18 [ ] binary digit. Ang karagdagang bentahe ay ang kakayahang bumuo ng mga converter na hindi sensitibo sa pana-panahong interference (halimbawa, interference mula sa mains supply) dahil sa tumpak na pagsasama ng input signal sa isang nakapirming agwat ng oras. Ang kawalan ng ganitong uri ng ADC ay ang mababang bilis ng conversion nito. Ang mga charge-balanced na ADC ay ginagamit sa mga high-precision na mga instrumento sa pagsukat.
• ADC na may intermediate na conversion sa rate ng pag-uulit ng pulso... Ang signal mula sa sensor ay dumadaan sa isang level converter at pagkatapos ay sa pamamagitan ng isang voltage-to-frequency converter. Kaya, ang isang senyas ay direktang ipinadala sa input ng logic circuit, ang katangian nito ay ang dalas lamang ng mga pulso. Tinatanggap ng logical counter ang mga pulso na ito bilang input sa panahon ng sampling, kaya nagbibigay sa dulo nito ng kumbinasyon ng code, ayon sa numerong katumbas ng bilang ng mga pulso na dumating sa converter sa panahon ng sampling. Ang mga naturang ADC ay medyo mabagal at hindi masyadong tumpak, ngunit gayunpaman ang mga ito ay napakasimpleng ipatupad at samakatuwid ay may mababang gastos.
• Sigma-delta-ADC(tinatawag ding delta-sigma ADC) nagsasagawa ng analog-to-digital na conversion na may sampling rate nang maraming beses na mas mataas kaysa sa kinakailangan, at sa pamamagitan ng pag-filter ay iniiwan lamang nito ang kinakailangang spectral band sa signal.

Ang mga non-electronic na ADC ay karaniwang binuo sa parehong mga prinsipyo.

Optical ADC

May mga optical na pamamaraan [ ] pag-convert ng electrical signal sa isang code. Ang mga ito ay batay sa kakayahan ng ilang mga sangkap na baguhin ang refractive index sa ilalim ng impluwensya ng isang electric field. Sa kasong ito, ang isang sinag ng liwanag na dumadaan sa isang sangkap ay nagbabago sa bilis o anggulo ng pagpapalihis nito sa hangganan ng sangkap na ito alinsunod sa pagbabago sa refractive index. Mayroong ilang mga paraan upang irehistro ang mga pagbabagong ito. Halimbawa, nirerehistro ng isang linya ng mga photodetector ang pagpapalihis ng sinag, na ginagawang discrete code. Ang iba't ibang mga scheme ng interference na may partisipasyon ng isang naantalang beam ay ginagawang posible na suriin ang mga pagbabago sa signal o bumuo ng mga comparator ng mga dami ng kuryente.

Ang isa sa mga kadahilanan na nagdaragdag sa gastos ng mga IC ay ang bilang ng mga pin, dahil pinipilit nilang palakihin ang pakete at ang bawat pin ay dapat na konektado sa isang die. Upang bawasan ang bilang ng mga pin, kadalasan ang mga ADC na tumatakbo sa mababang sample rate ay may serial interface. Ang mga serial ADC ay kadalasang ginagamit upang mapataas ang density ng mga kable at lumikha ng mas maliit na board.

Kadalasan ang ADC microcircuits ay may ilang mga analog input na konektado sa loob ng microcircuit sa isang solong ADC sa pamamagitan ng isang analog multiplexer. Maaaring kabilang sa iba't ibang modelo ng ADC ang mga sample-hold na device, instrumentation amplifier o high-voltage differential input, at iba pang katulad na mga circuit.

Ang paggamit ng ADC sa sound recording

Ang mga ADC ay binuo sa karamihan ng mga modernong kagamitan sa pag-record, dahil ang pagpoproseso ng tunog ay karaniwang ginagawa sa mga computer; kahit na gumagamit ng analog recording, kinakailangan ng ADC na isalin ang signal sa isang PCM stream, na ire-record sa carrier ng impormasyon.

Ang mga modernong ADC na ginagamit sa pag-record ng audio ay maaaring gumana sa mga rate ng sample hanggang sa 192 kHz. Maraming mga tao na nagtatrabaho sa lugar na ito ay naniniwala na ang tagapagpahiwatig na ito ay kalabisan at ginagamit para sa purong mga kadahilanan sa marketing (ito ay pinatunayan ng Kotelnikov - Shannon theorem). Masasabing ang analog audio signal ay hindi naglalaman ng mas maraming impormasyon gaya ng maaaring maimbak sa isang digital na signal sa napakataas na sampling rate, at kadalasan para sa Hi-Fi audio equipment ang sampling rate na 44.1 kHz (standard para sa mga CD) o 48 kHz ang ginagamit.(karaniwang para sa presentasyon ng tunog sa mga computer). Gayunpaman, pinapasimple at binabawasan ng malawak na bandwidth ang gastos ng pagpapatupad ng mga anti-aliasing na filter, na nagpapahintulot sa mga ito na gawin gamit ang mas kaunting mga link o may mas mababang slope sa stopband, na may positibong epekto sa phase response ng filter sa passband.

Gayundin, ang labis na bandwidth ng ADC ay nagpapahintulot sa iyo na naaayon na bawasan ang amplitude distortion, na hindi maiiwasang magmumula sa pagkakaroon ng sampling at storage circuit. Ang ganitong mga pagbaluktot (nonlinearity ng frequency response) ay may anyo kasalanan (x) / x [ ] at sumangguni sa buong bandwidth, samakatuwid, ang mas maliit na bahagi ng bandwidth (sa dalas) ay ginagamit (sinasakop ng kapaki-pakinabang na signal), mas mababa ang mga pagbaluktot na ito.

Ang mga converter ng A / D para sa pag-record ay may malawak na hanay ng presyo - mula $5,000 hanggang $10,000 at pataas para sa isang dalawang-channel na ADC.

May mga panloob at panlabas na ADC para sa audio recording na ginagamit sa mga computer. Mayroon ding libreng software package na PulseAudio para sa Linux, na nagbibigay-daan sa iyong gumamit ng mga auxiliary na computer bilang panlabas na DAC / ADC para sa pangunahing computer na may garantisadong latency time.

.

Ang 8-12 bit na sunud-sunod na approximation ADC at 16-24 bit sigma-delta ADC ay binuo sa single-chip microcontrollers.

Ang mga napakabilis na ADC ay kailangan sa mga digital oscilloscope (parallel at pipelined ADC ang ginagamit)

Ang mga modernong balanse ay gumagamit ng mga ADC hanggang sa 24 bits, na direktang nagko-convert ng signal mula sa isang strain gauge sensor (sigma-delta-ADC).

Ang mga ADC ay bahagi ng mga radio modem at iba pang mga radio data transmission device, kung saan ginagamit ang mga ito kasabay ng isang DSP processor bilang isang demodulator.

Ang mga ultrafast ADC ay ginagamit sa base station antenna system (tinatawag na SMART antenna) at sa